射频芯片学习

AD9528BCPZ 是一款具有双级 PLL 架构的时钟发生器，集成了 JESD204B/JESD204C SYSREF 发生器，主要用于多器件同步，其工作原理如下13：

1. 输入基准电压调理：第一级锁相环（PLL1）对输入的系统时钟进行处理，通过内部的电路机制减少时钟信号中的抖动，为后续的处理提供稳定、低抖动的基准信号。
2. 高频时钟生成：第二级 PLL（PLL2）利用外部 VCXO 提供的低噪声基准电压，产生高频时钟信号。PLL2 能够实现较低的积分抖动和宽带噪声，满足一些对时钟精度和稳定性要求较高的应用场景，如高速数据转换、通信等领域。片内 VCO 的调谐频率范围为 3.450GHz 至 4.025GHz，为产生不同频率的时钟信号提供了基础。
3. 时钟输出分配：该芯片可产生最高频率为 1.25GHz 的六路输出（输出 0 至输出 3、输出 12 和输出 13），以及最大频率高达 1GHz 的八路输出。每一路输出均可配置为直接从 PLL1、PLL2 或内部 SYSREF 发生器输出，为不同的器件或模块提供所需的时钟信号。
4. 时序对齐与调整：14 路输出通道的每一路都包含一个带数字相位粗调功能的分频器，以及一个模拟微调相位延迟模块。数字相位粗调功能可以对输出时钟的相位进行较大步长的调整，而模拟微调相位延迟模块则能实现更精细的相位调整，分辨率可达 31ps，允许全部 14 路输出具有高度的时序对齐灵活性，以满足不同系统中对时钟信号相位关系的严格要求。
5. SYSREF 信号生成与同步：