PCIe走线注意事项
一、拓扑结构与层叠要求
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拓扑选择
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点对点直连：禁止分叉或T型连接（与DDR不同）
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长度限制：
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PCIe 3.0/4.0：≤20英寸（508mm）
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PCIe 5.0：≤12英寸（305mm）
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叠层设计
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参考平面：必须使用完整地平面（GND）作为参考层
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阻抗控制：
信号类型 目标阻抗 容差 差分线 85Ω ±10% 单端线(SRAM/PERST#) 50Ω ±15% -
层间对称：避免跨分割（如必须换层，相邻层需为GND）
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二、差分对走线规则（核心！）
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等长匹配
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组内偏差：≤ 5 mil（PCIe 3.0/4.0），≤2 mil（PCIe 5.0）
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补偿方法：在发送端（TX）附近绕蛇形线（避免接收端附近绕线）
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间距控制
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组内间距：差分对两线中心距 = 2×线宽（例如5mil线宽，间距10mil）
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组间间距：≥ 3×线宽（如5mil线宽，组间距≥15mil）
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包地处理：两侧加地线屏蔽（GND via间距≤100mil）
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避免相位偏移
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禁止单边走线打孔（必须成对换层）
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换层时添加回流地过孔（间距≤50mil）
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三、损耗控制（PCIe 4.0/5.0关键）
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插入损耗（IL）限值
协议版本 最大损耗@8GHz PCIe 4.0 -28dB PCIe 5.0 -36dB -
降低损耗措施
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板材选择：超低损耗基材（如松下Megtron 6，Rogers 4350B）
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减少过孔：≤ 2个过孔/链路（过孔残桩≤10mil）
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优化线宽：外层走线加粗（例如6mil→8mil补偿趋肤效应）
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表面处理：选用沉金（ENIG）而非喷锡（HASL）
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四、串扰抑制策略
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3W原则：相邻差分对间距 ≥ 3倍线宽
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垂直交叉：不同组信号层间正交走线
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避免平行长走线：与高速信号（如DDR、USB3）并行距离≤300mil
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挖空参考层：在密集区域对GND平面局部挖空（需仿真验证）
五、电源完整性（PI）设计
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去耦电容布局
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芯片电源：0.1μF+10μF电容距引脚<100mil
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AC耦合电容：
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位置靠近发送端（TX）
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容值100nF（0402封装优先）
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对称布局（电容两端走线长度差≤5mil）
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电源平面分割
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为PCIe的PLL、AUX电源划分独立区域
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使用磁珠（如600Ω@100MHz）隔离模拟/数字电源
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六、PCB布局禁忌与解决方案
| 错误做法 | 后果 | 修正方案 |
|---|---|---|
| AC耦合电容放在接收端 | 信号预加重失效 | 移至TX芯片200mil范围内 |
| 差分对跨越电源分割区 | 阻抗突变，眼图闭合 | 确保下方为连续GND平面 |
| 90°直角走线 | 阻抗不连续，EMI辐射 | 改用45°弧线（半径≥3倍线宽） |
| 过孔残桩过长（>15mil） | 高频谐振，损耗激增 | 背钻（Backdrill）或使用盲埋孔 |
七、端接与仿真验证
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端接电阻：
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接收端（RX）集成100Ω差分端接（无需外置）
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高速率（≥16GT/s）需预留共模扼流圈位置
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仿真必做项：
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前仿真：
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用HFSS/SIwave提取过孔S参数
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扫描线宽/间距对阻抗的影响
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后仿真：
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基于实测板材参数验证眼图（PCIe 4.0要求眼高>50mV，眼宽>0.3UI）
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检查回波损耗（RL）> -10dB
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实测验证：
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使用BERTScope测试误码率（BER≤1e-12）
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TDR定位阻抗突变点（分辨率±5ps）
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八、PCIe 5.0/6.0新增挑战
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PAM4调制：
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需要CTLE+DFE+FFE均衡补偿
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走线粗糙度要求Ra≤0.5μm（普通PCB为1.2μm）
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玻璃纤维效应：
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使用扁平玻纤布（如NE-glass）或 Spread Glass 板材
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走线与玻纤方向成7°夹角
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连接器要求：
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选用符合SFF-TA-1002规范的高速连接器
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插损≤ -0.5dB @ 16GHz
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设计口诀
🔹 "差分对称胜于等长"：相位一致比绝对等长更重要（偏差>5mil时需优先调对称）
🔹 "过孔是高速杀手"：PCIe 5.0过孔损耗占比可达40%
🔹 "电容放TX端，GND是生命线"：AC电容位置错误是常见设计事故
激光雷达应用提示：
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若用于激光雷达点云数据传输，需预留冗余通道（如x4链路替代x1）应对振动干扰；
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车载环境优先选用耐高温板材（Tg≥170℃）。