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在之前的专栏《硬件架构的艺术》里，有讲过亚稳态以及多个时钟的处理办法，但是感觉还是太宽泛了些，不太好理解。在这篇博客里，将主要参考《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》这篇论文，系统整理CDC处理方法。
在之前的专栏《硬件架构的艺术》里，有讲过亚稳态以及多个时钟的处理办法，但是感觉还是太宽泛了些，不太好理解。在这篇博客里，将主要参考《Clock Domain Crossing (CDC) Design & Verification Techniques Using SystemVerilog》这篇论文，系统整理CDC处理方法。