单周期Risc-V指令拆分与datapath绘制

功能性单周期Risc-V 处理器设计

目标：
对照risc-v手册，实现并调试自研单、多周期处理器

本次实验要实现下面指令：

单周期实验目标模块

注意
Risc-V的指令构成与MIPS指令并不一样：
I-Type 指令：

根据这个表来扩展立即数

查看文献总结37条指令执行公式：

• 通过I-type格式的特殊化来实现常数位移操作（Shifts by a constant）。
  • rs1 是被操作数，imm 是位移量，shift mount 在 imm 的低 5 位中。
  • The right shift type is encoded in a high bit of the I-immediate.
  • 0 表示逻辑右移（逻辑右移是在高位补 0），1 表示算术右移（算术右移是在高位补符号位）。

I-type 指令执行公式：

1. ADDI : rd = rs1 + imm （sign_extend）;
2. SLTI ：rd = rs1 < imm （sign_extend）? 1 : 0;
3. SLTIU: rd = rs1 < imm （unsign_extend）? 1 : 0;
4. ANDI : rd = rs1 & imm （sign_extend）;
5. ORI : rd = rs1 | imm （sign_extend）;
6. XORI : rd = rs1 ^ imm （sign_extend）;（rs1 ^ -1 会得到 ~rs1）
7. SLLI : rd = rs1 << imm[4:0] （sign_extend）;
8. SRLI : rd = rs1 >> imm[4:0] （sign_extend）;

right shift type is encoded in the high bit of the I-immediate.

9. SRAI : rd = rs1 >>> imm[4:0] （sign_extend）;

the original sign bit is copied into the vacated upper bits

U-type 指令执行公式：
10. LUI : rd = imm[31:12] << 12 （sign_extend）;

LUI places the U-immediate value in the top 20 bits of the destination register rd, filling in the lowest 12 bits with zeros.

11. AUIPC : rd = imm + PC （sign_extend）;
    

R-type : rd = rs1 op rs2 （sign_extend）;

All operations read the rs1 and rs2 registers as source operands and write the result into register rd.The funct7 and funct3 fields select thetype of operation.

12. ADD: rd = rs1 + rs2 （sign_extend）;
13. SUB: rd = rs1 - rs2 （sign_extend）;
14. SLT: rd = rs1 < rs2 （sign_extend）? 1 : 0;
15. SLTU : rd = rs1 < rs2 （unsign_extend）? 1 : 0;
16. AND: rd = rs1 & rs2 （sign_extend）;
17. OR: rd = rs1 | rs2 （sign_extend）;
18. XOR: rd = rs1 ^ rs2 （sign_extend）;
19. SLL: rd = rs1 << rs2[4:0] （sign_extend）;
20. SRL: rd = rs1 >> rs2[4:0] （sign_extend）;
21. SRA: rd = rs1 >>> rs2[4:0] （sign_extend）;

SLL, SRL, and SRA perform logical left, logical right, and arithmetic right shifts on the value in register rs1 by the shift amount held in the lower 5 bits of register rs2.
J-type 指令执行公式：

22. JAL : rd = PC + 4; Target PC = imm + PC （sign_extend）;

通过 $imm$ 扩展到 32 位，然后左移 1 位，与当前 $PC$ 相加得到下一个 $PC$，就是目标跳转地址。
然后当前 $PC+4$ 存储在 $rd$ 寄存器中。

23. JALR : rd = PC + 4; PC = (rs1 + imm)&~1 （sign_extend）; I-type Instruction 间接跳转指令

B-type 指令执行公式（与 Zero 相关 ）：
24. BEQ : if (rs1 == rs2) then PC = PC + imm else PC = PC + 4 （sign_extend and unsigned）;
25. BNE : if (rs1 != rs2) then PC = PC + imm else PC = PC + 4 （sign and unsign_extend）;
26. BLT : if (rs1 < rs2) then PC = PC + imm else PC = PC + 4 （sign_extend）;
27. BGE : if (rs1 >= rs2) then PC = PC + imm else PC = PC + 4 （sign_extend;
28. BLTU : if (rs1 < rs2) then PC = PC + imm else PC = PC + 4 （unsign_extend）;
29. BGEU : if (rs1 >= rs2) then PC = PC + imm else PC = PC + 4 （unsign_extend）;

Note, BGT, BGTU, BLE, and BLEU can be synthesized by reversing the operands to BLT, BLTU, BGE, and BGEU, respectively.

Load and Store Instructions

Load and store instructions transfer a value between the registers and memory.
Loads are encoded in the I-type format and stores are S-type.
Loads copy a value from memory to register rd. Stores copy the value in register rs2 to memory.

$$\text{Effective Address}=rs1+\text{SignExtend}(\text{12-bit offset})$$

30. LW: rd = mem[rs1 + imm] ; 数据无需扩展
31. LH: rd = mem[rs1 + imm] ; 数据符号扩展到32位
32. LB: rd = mem[rs1 + imm] ; 符号扩展到32位
33. LHU: rd = mem[rs1 + imm] ; 数据零扩展到32位
34. LBU: rd = mem[rs1 + imm] ; 数据零扩展到32位
35. SW: mem[rs1 + imm] = rs2 ; 数据无需扩展
36. SH: mem[rs1 + imm] = rs2[15:0];
37. SB: mem[rs1 + imm] = rs2[7:0] ;

simple-cpu 流程图

很早就绘制好了这个datapath,现在再复盘发现还是要花点时间的，所以按照指令绘制datapath会提高写verilog代码的效率，如果只看图会乱。研究过指令后再看图会好一点。